یک مقایسه کننده دیفرانسیلی توان پایین و سرعت بالا برای مبدل های آنالوگ به دیجیتال
ترجمه شده

یک مقایسه کننده دیفرانسیلی توان پایین و سرعت بالا برای مبدل های آنالوگ به دیجیتال

عنوان فارسی مقاله: یک مقایسه کننده دیفرانسیلی توان پایین و سرعت بالا با آفست کم، برای مبدل های آنالوگ به دیجیتال
عنوان انگلیسی مقاله: A High-Speed, Low-Offset and Low-Power Differential Comparator for Analog to Digital Converters
مجله/کنفرانس: کنفرانس بین المللی طراحی SoC
رشته های تحصیلی مرتبط: مهندسی برق
گرایش های تحصیلی مرتبط: مهندسی الکترونیک، سیستم های قدرت، سیستمهای الکترونیک دیجیتال
کلمات کلیدی فارسی: مقایسه کننده سرعت بالا، آفست کم، توان پایین، نویز kickback پایین
کلمات کلیدی انگلیسی: High speed comparator - low offset - low power - low kickback noise
شناسه دیجیتال (DOI): https://doi.org/10.1109/ISOCC.2017.8368862
دانشگاه: گروه مهندسی برق، دانشگاه ایالتی سن خوزه، ایالات متحده آمریکا
ناشر: آی تریپل ای - IEEE
نوع ارائه مقاله: کنفرانس
نوع مقاله: ISI
سال انتشار مقاله: 2017
صفحات مقاله انگلیسی: 2
صفحات ترجمه فارسی: 6 (1 صفحه رفرنس انگلیسی)
فرمت مقاله انگلیسی: pdf
فرمت ترجمه فارسی: pdf و ورد تایپ شده با قابلیت ویرایش
مشخصات ترجمه: تایپ شده با فونت B Nazanin 14
ترجمه شده از: انگلیسی به فارسی
وضعیت ترجمه: ترجمه شده و آماده دانلود
آیا این مقاله بیس است: خیر
آیا این مقاله مدل مفهومی دارد: ندارد
آیا این مقاله پرسشنامه دارد: ندارد
آیا این مقاله متغیر دارد: ندارد
آیا منابع داخل متن درج یا ترجمه شده است: بله
آیا توضیحات زیر تصاویر و جداول ترجمه شده است: بله
آیا متون داخل تصاویر و جداول ترجمه شده است: خیر
کد محصول: 10845
رفرنس: دارای رفرنس در داخل متن و انتهای مقاله
رفرنس در ترجمه: در داخل متن و انتهای مقاله درج شده است
ترجمه فارسی فهرست مطالب

چکیده


1. مقدمه


2. پیاده‌سازی مدار مقایسه کننده پیشنهادی


3. نتایج شبیه‌سازی


4. خلاصه

فهرست انگلیسی مطالب

Abstract


I. INTRODUCTION


II. PROPOSED COMPARATOR CIRCUIT IMPLEMENTATION


III. SIMULATION RESULTS


IV. SUMMARY

نمونه ترجمه فارسی مقاله

چکیده


آنالیز و طراحی یک مقایسه کننده سرعت بالا با آفست ورودی اصلاح شده در این مقاله ارائه می‌شود. مقایسه کننده پیشنهادی تحت فناوری CMOS ی توان پایین TSMC با ولتاژ تغذیه 1.2 V طراحی می‌شود. مقایسه کننده ارائه شده جدید دارای مصرف توان پایینی بوده و از روش حذف آفست دوگانه استفاده می‌کند. حداقل ولتاژ ورودی قابل‌تبدیل برابر 52 μV محاسبه می‌شود و تأخیر انتشار نیز در این حالت برابر 2019 ps است. مصرف توان در فرکانس کلاک 1 GHz برابر 755 μW است. شبیه‌سازی مونت‌کارلو با 500 تکرار نشان می‌دهد که انحراف استاندارد آفست ورودی حدود 723 μV است.


1. مقدمه


مقایسه کننده‌ها، مهم‌ترین نقش را در مبدل‌های آنالوگ به دیجیتال مبتنی بر ولتاژ (ADCs) نظیر رجیستر تقریب متوالی (SAR)، خط لوله‌ای، و به‌خصوص در ADCs ی فلاش [1-3] ایفا می‌کنند. طراحی مقایسه کننده‌ها تحت توان تغذیه پایین با سرعت بالاتر و توان مصرفی پایین‌تر دارای چالش‌های خاص خود است. علاوه بر این، پیاده‌سازی مدارها تحت فناوری‌های کمتر از نانوی CMOS به مدارهای دیجیتالی کمکی و روش‌های پیچیده برای غلبه بر نویز kickback و ولتاژ آفست نیاز دارد [4-6]. نویز kickback و تغییرات آفست ناشی از وجود مسیر خازنی در ورودی می‌تواند باعث تضعیف عملکرد کلی سیستم شود، مثلاً ممکن است سطوح ولتاژ رفرنس را در ADC های فلاش شیفت دهد. این تضعیف ناشی از پروسه تبدیل اشتباه می‌باشد.


4. خلاصه


مقایسه کننده توان پایین، سرعت بالا و دارای آفست کم پیشنهاد شده دارای رزولوشن 52 μV و توان مصرفی 755 μW می‌باشد که آن را برای کاربردهای سرعت بالا و دارای رزولوشن زیاد، مناسب ساخته است. مقایسه کننده ارائه شده با فرکانس نمونه‌برداری 1 GHz عمل می‌کند و روش حذف آفست دوگانه نیز به‌منظور کاهش ولتاژ آفست و نیز ولتاژ نویز kickback در ورودی آن استفاده می‌شود.

نمونه متن انگلیسی مقاله

Abstract


Analysis and design of a high-speed comparator with improved input referred offset is presented in this paper. The proposed comparator is designed in TSMC low power CMOS technology under 1.2 V power supply. The new presented comparator has a low power consumption and utilizes dual offset cancellation technique. The minimum convertible input voltage is calculated to be 52 μV and the propagation delay at this worst case is equal to 219 ps. The power consumption at 1 GHz clock frequency is 755 μW. Monte Carlo simulation with 500 points iteration shows that the standard deviation of the input referred offset is about 723 μV.


I. INTRODUCTION


Comparators play the most important role in voltage based analog to digital converters (ADCs) such as successive approximation register (SAR), Pipeline, and specifically in Flash ADCs [1-3]. Designing the comparators in the lower power supply with higher speed and lower power has its own challenges. Besides, realizing circuits in sub-nano CMOS technologies need digitally assisted circuits and complex techniques to overcome the kickback noise and offset voltage [4- 6]. The kickback noise and offset variation due to the capacitive path to the input can degrade the overall performance of the system, e.g., it can shift the different reference voltage levels in Flash ADC. This degradation will result in the erroneous conversion process.


IV. SUMMARY


The proposed high-speed, low-offset, low-power comparator has a resolution of 52 ȝV and a power consumption of 755 ȝW which make this comparator suitable for high resolution and fast applications. The presented comparator works with a 1 GHz sampling frequency where a dual offset cancellation technique is applied to reduce the offset voltage and kickback noise voltage to the input.

تصویری از فایل ترجمه

محتوای این محصول:
- اصل مقاله انگلیسی با فرمت pdf
- ترجمه فارسی مقاله با فرمت ورد (word) با قابلیت ویرایش، بدون آرم سایت ای ترجمه
- ترجمه فارسی مقاله با فرمت pdf، بدون آرم سایت ای ترجمه
قیمت محصول: ۱۴,۸۰۰ تومان
خرید محصول
  • اشتراک گذاری در

دیدگاه خود را بنویسید:

تاکنون دیدگاهی برای این نوشته ارسال نشده است

یک مقایسه کننده دیفرانسیلی توان پایین و سرعت بالا برای مبدل های آنالوگ به دیجیتال
مشاهده خریدهای قبلی
نوشته های مرتبط
مقالات جدید
لوگوی رسانه های برخط

logo-samandehi

پیوندها