معماری جمع کننده ترکیبی با بازدهی انرژی بالا
ترجمه شده

معماری جمع کننده ترکیبی با بازدهی انرژی بالا

عنوان فارسی مقاله: معماری جمع کننده ترکیبی با بازدهی انرژی بالا
عنوان انگلیسی مقاله: Energy efficient hybrid adder architecture
مجله/کنفرانس: مجله ادغام در مقیاس بسیار بزرگ - INTEGRATION
رشته های تحصیلی مرتبط: مهندسی برق و مهندسی کامپیوتر
گرایش های تحصیلی مرتبط: مدارهای مجتمع الکترونیک، مهندسی الکترونیک، مهندسی الگوریتم ها و محاسبات و سیستمهای الکترونیک دیجیتال
کلمات کلیدی فارسی: جمع کننده ها، جمع کننده های ترکیبی، کم انرژی، طراحی VLSI
کلمات کلیدی انگلیسی: Adders - Hybrid adders - Low-energy - VLSI design
نوع نگارش مقاله: مقاله پژوهشی (Research Article)
نمایه: scopus - master journals - JCR
شناسه دیجیتال (DOI): https://doi.org/10.1016/j.vlsi.2014.06.002
دانشگاه: دانشکده برق، حیفا، اسرائیل
ناشر: الزویر - Elsevier
نوع ارائه مقاله: ژورنال
نوع مقاله: ISI
سال انتشار مقاله: 2015
ایمپکت فاکتور: 1.773 در سال 2019
شاخص H_index: 36 در سال 2020
شاخص SJR: 0.253 در سال 2019
شناسه ISSN: 0167-9260
شاخص Quartile (چارک): Q3 در سال 2019
صفحات مقاله انگلیسی: 7
صفحات ترجمه فارسی: 14
فرمت مقاله انگلیسی: pdf
فرمت ترجمه فارسی: pdf و ورد تایپ شده با قابلیت ویرایش
مشخصات ترجمه: تایپ شده با فونت B Nazanin 14
ترجمه شده از: انگلیسی به فارسی
وضعیت ترجمه: ترجمه شده و آماده دانلود
آیا این مقاله بیس است: خیر
آیا این مقاله مدل مفهومی دارد: ندارد
آیا این مقاله پرسشنامه دارد: ندارد
آیا این مقاله متغیر دارد: ندارد
آیا منابع داخل متن درج یا ترجمه شده است: بله
آیا توضیحات زیر تصاویر و جداول ترجمه شده است: بله
آیا متون داخل تصاویر و جداول ترجمه شده است: خیر
کد محصول: 218
رفرنس: دارای رفرنس در داخل متن و انتهای مقاله
ترجمه فارسی فهرست مطالب

چکیده


1. مقدمه


2. خط پخش رقم نقلی


3. یافتن نقطه میانی بهینه


4. جمع ترکیبی زمان لگاریتمی


5. نتایج تجربی


6. نتیجه گیری

فهرست انگلیسی مطالب

abstract


1. Introduction


2. Carry propagation line


3. Finding the optimal midpoint


4. Logarithmic time hybrid addition


5. Experimental results


6. Conclusions

نمونه ترجمه فارسی مقاله

چکیده


یک طرح جمع کننده دارای بازدهی انرژی بالا براساس محاسبه رقم نقلی ترکیبی در این مقاله پیشنهاد می گردد. عمل جمع با درنظرگیری رقم نقلی به عنوان ارقام جلویی پخش شونده حاصل از LSB و ارقام انتهایی حاصل از MSB انجام می شود. این رخداد در یک نقطه میانی سرعت جمع را بطور قابل توجهی افزایش می دهد. این افزایش سرعت در کنار ترکیب مدارهای کم هزینه رقم نقلی پله ای و زنجیره رقم نقلی، نسبت به سایر معماری های دیگر جمع کننده بازدهی انرژی بالایی را نتیجه می دهد. نقطه میانی بهینه بطور تحلیلی به صورت یک رابطه درآمده و رابطه فرم بسته آن بدست می آید. برای جلوگیری از افزایش تأخیر RC درجه دوم در یک زنجیره طولانی رقم نقلی، بطور بهینه تکرار می شود. این جمع کننده در ساختاری درخت مانند ارتقا می یابد تا شتاب افزایش یابد. جمع کننده های 32، 64 و 128 بیتی با هدف قرار دادن فرکانس های 500 مگاهرتز و 1 گیگاهرتز در فناوری 65 نانومتر طراحی شدند. این جمع کننده ها نسبت به جمع کننده هایی که به وسیله ابزار ترکیبی پیشرفته EDA تولید می شوند، 11 تا 18 درصد انرژی کمتری مصرف می کنند. 


1. مقدمه


با انفجار رایانه های همراه و سایر دستگاه های قابل حمل، طراحی کم مصرف و کم انرژی به یک الزام تبدیل شده است. برق و انرژی دست به دست انتقال می یابند؛ کاهش مصرف برق سبب کاهش مصرف انرژی در یک مدت زمان ثابت می شود. مدارهای حسابی از عوامل کمکی مهم در مصرف برق و انرژی در کاربردهای با بار محاسباتی زیاد محسوب شده و درنتیجه به جایگزینی دقیق طراحی برق مصرفی-تأخیر نیاز دارند. 

نمونه متن انگلیسی مقاله

abstract


An energy efficient adder design based on a hybrid carry computation is proposed. Addition takes place by considering the carry as propagating forwards from the LSB and backwards from the MSB. The incidence at a midpoint significantly accelerates the addition. This acceleration together with combining low-cost ripple-carry and carry-chain circuits, yields energy efficiency compared to other adder architectures. The optimal midpoint is analytically formulated and its closed-form expression is derived. To avoid the quadratic RC delay growth in a long carry chain, it is optimally repeated. The adder is enhanced in a tree-like structure for further acceleration. 32, 64 and 128-bit adders targeting 500 MHz and 1 GHz clock frequencies were designed in 65 nm technology. They consumed 11–18% less energy compared to adders generated by state-of-the-art EDA synthesis tool.


1. Introduction


With the explosion of mobile computers and other portable devices, low-power and low-energy design became a must. Power and energy go hand in hand; power reduction leads to lower energy consumption over a fixed time span. Arithmetic circuits are considerable contributors of power and energy in computation intensive applications and require therefore a careful power-delay design tradeoff [1; Ch. 26].

محتوای این محصول:
- اصل مقاله انگلیسی با فرمت pdf
- ترجمه فارسی مقاله با فرمت ورد (word) با قابلیت ویرایش، بدون آرم سایت ای ترجمه
- ترجمه فارسی مقاله با فرمت pdf، بدون آرم سایت ای ترجمه
قیمت محصول: ۱۸,۸۰۰ تومان
خرید محصول
  • اشتراک گذاری در

دیدگاه خود را بنویسید:

تاکنون دیدگاهی برای این نوشته ارسال نشده است

معماری جمع کننده ترکیبی با بازدهی انرژی بالا
مشاهده خریدهای قبلی
نوشته های مرتبط
مقالات جدید
لوگوی رسانه های برخط

logo-samandehi

پیوندها