شناخت محدوده بین هسته ای حافظه سطح بالا جهت بهره برداری از ترافیک موجود در GPGPUs
چکیده
شبکه ی پاسخ , یک تنگراه اجرائی سر سخت در واحد پردازش گرافیکی هدف (GPGPUs) می باشد. به طوریکه مسیر ارتباطی از کنترل کنندگان حافظه ( MC ) به سمت هسته ها , اغلب شلوغ است. در این مقاله , ما در یافته ایم که به جای تکیه بر مسیر ارتباطی شلوغ بین MCs ها و هسته ها , مسیر ارتباطی هسته به هسته ی از دست رفته , می تواند به منظور ارسال بلاک های داده ای بین هسته ها به کار گرفته شود. طبق نظر ما , آگاهی محدوده ی بین هسته ای حافظه ی سطح بالا (GPGPUs) , تنها نیاز به جند بیت در هر بلوک حافظه ی پنهان داشته و هسته را قادر به واکشی داده ی به اشتراک گذارده شده از هسته ی محلی دیگر حافظه ی پنهان , به جای LLC می کند. با اتفاق افتادن نفوذ ارتباط بین هسته ای , LA-LLC , ارتباط few- to-many را به many-to-many تبدیل می کند, در نتیجه , تنگنای شبکه ی پاسخ اتفاق می افتد. برای مجموعه ای از برنامه های کاربردی ارائه شده در درجات مختلف از محدوده ی بین هسته ای , LA-LLC به کاهش زمان تاخیر دسترسی به حافظه پرداخته و مقدار کارایی با میانگین 21.1 و بالای 68 درصد را با هزینه ی سخت افزاری ناچیز افزایش می دهد.
1. مقدمه
GPGPUs ازمعماری تک دستوری چند رشته ای ( SIMT ) استفاده کرده و از اهرم متقارن سطح رشته (TLP ) به منظور پنهان ساختن تاخیر دسترسی به حافظه بهره می برد. هر چند که بسیاری از برنامه های GPGPUs به تولید تعداد زیادی از دسترسی های حافظه که اطمینان بسیاری را در سیستم های حافظه و شبکه ی اتصال یافته ی داخلی به وجود می آورند , می پردازند. تنها با تکیه بر TLP نمی توان تاخیر دسترسی به حافظه را پنهان ساخت . بر طبق نتایج به دست آمده , عملکرد های مربوط به حافظه دچار تنگنای اجرایی سختی می باشند. اگر چه کار های بسیاری به منظور بهینه ساختن سیستم حافظه صورت گرفته است , اما توجه کمی به تاخیر شبکه که نقش مهمی را در تمامی تاخیرات دسترسی های مربوط به حافظه دارد , شده است
Abstract
The reply network is a severe performance bottleneck in General Purpose Graphic Processing Units (GPGPUs), as the communication path from memory controllers (MC) to cores is often congested. In this paper, we find that instead of relying on the congested communication path between MCs and cores, the unused core-to-core communication path can be leveraged to transfer data blocks between cores. We propose the inter-core Locality-Aware Last-Level Cache (LA-LLC), which requires only few bits per cache block and enables a core to fetch shared data from another core’s private cache instead of the LLC. Leveraging inter-core communication, LA-LLC transforms few-to-many traffic to many-tomany traffic, thereby mitigating the reply network bottleneck. For a set of applications exhibiting varying degrees of inter-core locality, LA-LLC reduces memory access latency and increases performance by 21.1 percent on average and up to 68 percent, with negligible hardware cost.
1 INTRODUCTION
GPGPUS exploit the single-instruction multiple-thread (SIMT) architecture and leverage thread-level parallelism (TLP) to hide memory access latency. However, many GPGPU applications generate a large number of memory accesses which increases the pressure on the memory system and interconnection network. Solely relying on TLP cannot completely hide memory access latency and as a result, memory operations become a severe performance bottleneck. Although a lot of work has been done to optimize the memory system, few pay attention to network latency, which plays an important role in the overall memory access latency [1], [2].
چکیده
1. مقدمه
2. زمینه و انگیزه
3. معماری LA-LLC
4. ارزیابی
5. کار مربوطه
6. نتیجه گیری
Abstract
1 INTRODUCTION
2 BACKGROUND AND MOTIVATION
3 ARCHITECTURE OF LA-LLC
4 EVALUATION
5 RELATED WORK
6 CONCLUSION
- ترجمه فارسی مقاله با فرمت ورد (word) با قابلیت ویرایش، بدون آرم سایت ای ترجمه
- ترجمه فارسی مقاله با فرمت pdf، بدون آرم سایت ای ترجمه