طراحی گیت های منطقی اشمیت تریگر با استفاده از DTMOS
چکیده
این مقاله روش‌های طراحی و بهینه‌سازی مدار دیجیتالی زیرآستانه را با استفاده از گیت‌های منطقی اشمیت تریگر برای افزایش مصونیت الکترومغناطیسی ارائه می‌دهد. گیت‌های منطقی اشمیت تریگر پیشنهادی بر اساس طراحی بافر با استفاده از ولتاژ دینامیکی MOS برای عملکردهای کم‌توان ارائه شدند. با توسعه دادن گیت اشمیت تریگر به NAND یا NOR، ما می‌توانیم به‌طور چشمگیری مصونیت از نویز را با تغییر کم توان مصرفی و کاهش قابل‌توجه حجم اشغالی در مقایسه با CMOSهای اشمیت تریگر مرسوم، درگستره افزایش ناچیز تاخیر، بهبود دهیم. در سطح ترانزیستوری و مداری، بهبود عملکرد ایمنی مدار توسط معیار ISCAS 85 بررسی شده است. علاوه بر این، ما یک پارامتر برای تعیین مصونیت از نویز با در نظر گرفتن تقابل بین ایمنی و کارایی ارائه دادیم. با استفاده از پارامتر پیشنهادی، هیسترزیس بهینه می‌تواند برای کارایی قابل قبولی انتخاب شود.
1. مقدمه
با توجه به رشد تقاضا برای عمر باتری طولانی‌تر در دستگاه‌های موبایل، طراحان مدار مجتمع موبایل (IC) روی کاهش توان مصرفی مدارها، به خصوص ولتاژ منبع، تاکید دارند. در نتیجه، ولتاژ منبع به شدت کاهش یافته و مدارهای زیرآستانه توسعه یافتند. اگرچه، کاهش هم‌زمان ولتاژ منبع، ایمنی نویز مدار را کاهش می‌دهد. به دلیل اینکه ولتاژهای آستانه مانند ولتاژ منبع مقیاس نشدند، حاشیه نویز استاتیک مدارهای دیجیتال به‌طور مداوم کاهش یافته‌است. بنابرین، سیگنال به خودی خود برای نویز خارجی آسیب‌پذیرتر است و ایمنی تداخل الکترومغناطیسی (EMI) به عامل اصلی برای طراحان IC درآمده و راه حل‌های متعدی ارائه شدند.
Abstract
This paper presents subthreshold digital circuit design and optimization method using Schmitt trigger logic gates for enhanced electromagnetic immunity. The proposed Schmitt trigger logic gates are based on a buffer design using dynamic thresholdvoltage MOS for low-power operation. By expanding the Schmitt trigger to NAND/NOR gate, we can dramatically improve the noise immunity with much lower switching power consumption and significant area reduction compared with CMOS Schmitt triggers, at the expense of a slight increase in delay. Not only for the gate level, but also the circuit level immunity improvement is verified with ISCAS 85 benchmark. In addition, we propose a parameter to determine the optimal noise immunity considering the tradeoff between immunity and performance. By using the proposed parameter, optimal hysteresis can be chosen for the reasonable performance deterioration.
I. INTRODUCTION
DUE to the growing demand for longer battery life in mobile devices, mobile integrated circuit (IC) designers have focused on reducing the power consumption of circuits, especially for supply voltage scaling. As a result, the supply voltage has been greatly reduced, and subthreshold circuits have been developed. However, lowering the supply voltage simultaneously degrades the noise immunity of the circuit [1]–[2]. Since the threshold voltages have not scaled as aggressively as the supply voltage, the static noise margin of digital circuits has continuously decreased. Therefore, the signal itself is more vulnerable for the external noise and the immunity to electromagnetic interference (EMI) has become an important issue for IC designers, and several solutions have been proposed [3]–[12].
چکیده
1. مقدمه
2. پیاده‌سازی گیت‌های اشمیت تریگر DTMOS
a. بهبود ایمنی نویز با استفاده از یک اشمیت تریگر
b. ساختمان گیت AND و OR
3. بهبود مصونیت از نویز گیت‌های اشمیت تریگر DTMOS
a. مقدمات شبیه‌سازی
b. افزایش ایمنی سطح گیت
c. بهبود ایمنی سطح مدار
4. اشمیت‌تریگر با هیسترزیس قابل تنظیم کامل
A. محدودیت‌های طرح پیشنهادی
B. اشمیت‌تریگر با هیسترزیس قابل تنظیم کامل
5. بهبود گیت‌های اشمیت‌تریگر DTMOS
A.. مقدمات شبیه‌سازی
B. ایمنی نویز (پهنای هیسترزیس)
C. توان مصرفی
D. تاخیر I/O
E. استخراج پهنای هیسترزیس بهینه
F. کاربرد IPDR در مدارهای پایه
6. نتیجه‌گیری
Abstract
I. INTRODUCTION
II. IMPLEMENTATION OF DTMOS SCHMITT TRIGGER GATES
A. Noise Immunity Improvement Using a Schmitt Trigger
B. AND and OR Gate Construction
III. NOISE IMMUNITY IMPROVEMENT OF DTMOS SCHMITT TRIGGER GATES
A. Simulation Setup
B. Gate-Level Immunity Enhancement
C. Circuit-Level Immunity Improvement
IV. SCHMITT TRIGGER WITH FULLY ADJUSTABLE HYSTERESIS
A. Limitations of the Proposed Scheme
B. Schmitt Trigger with Fully Adjustable Hysteresis
V. OPTIMIZATION OF DTMOS SCHMITT TRIGGER GATES
A. Simulation Setup
B. Noise Immunity (Hysteresis Width)
C. Power Consumption
D. I/O Delay
E. Optimal Hysteresis Width Extraction
F. Application of IPDR in Benchmark Circuits
VI. CONCLUSION
- ترجمه فارسی مقاله با فرمت ورد (word) با قابلیت ویرایش، بدون آرم سایت ای ترجمه
- ترجمه فارسی مقاله با فرمت pdf، بدون آرم سایت ای ترجمه