طراحی و بهینه سازی مدارهای CMOS آستانه دوگانه با عملکرد بالا و ولتاژ پایین
چکیده
کاهش در توان نشت به یکی از بزگترین نگرانی‌ها در کاربردهای ولتاژ پایین، توان پایین و عملکرد بالا تبدیل شده است. در این مقاله، ما از تکنیک آستانه دوگانه برای کاهش توان نشت با معین کردن ولتاژ آستانه بالا برای برخی ترانزیستورها در مسیرهای غیر-حیاتی و استفاده از ترانزیستورهای آستانه در مسیرهای حیاتی استفاده می‌کنیم. برای دستیابی به بهترین صرفه جویی توان نشت تحت قیدهای عملکرد هدف، الگوریتمی برای انتخاب و معین کردن یک ولتاژ آستانه بالای بهینه ارائه شده است. یک مدل جریان نشت آماده به کار عمومی ، که توسط HSPICE تصدیق شده است؛ برای تخمین توان نشت آماده به کار استفاده می‌شود. نتایج نشان می‌دهند که تکنیک آستانه دوگانه برای کاهش توان درطی هردوی مدهای آماده به کار و فعال خوب می‌باشد. صرفه جویی توان نشت آماده به کار برای برخی معیارهای ISCAS می‌تواند بیش از 50% باشند.
1- مقدمه
با رشد استفاده از سیستم های الکترونیک قابل حمل و بی سیم، کاهش در مصرف در طراحی‌های سیستم و مدار VLSI امروزی بیشتر و بیشتر اهمیت یافته است [1]و [2]و [3]. در مدارهای دیجیتال CMOS، اتلاف توان شامل مولفه های دینامیک و استاتیک می‌شود. ازانجاکه توان دینامیک تقریبا با میدان ولتاژ تغذیه متناسب می‌باشد و توان استاتیک با متناسب می‌باشد؛ پایین آوردن ولتاژ تغذیه، موثرترین راه برای کاهش مصرف توان می‌باشد؛ مادامیکه توان دینامیک غالب است. با پایین آوردن ولتاژ تغذیه، ولتاژ آستانه ترانزیستور باید برای خرسندسازی نیازهای عملکردی مقیاس گذاری شود. متاسفانه، چنین مقیاس گذاری ای ممکن است به افزایش چشمگیری در جریان نشت منجر شود که به یک نگرانی مهم در طراحی‌های مداری عملکرد بالا و ولتاژ پایین تبدیل می‌شود. آستانه‌های چندگانه می‌توانند برای کار با مسئله نشت استفاده شوند. این تکنیک به طور عمومی در تراشه‌های DRAM با افزایش ولتاژهای آستانه دستگاه‌های آرایه ای با بایاس بدنه ثابت استفاده شده است [5]. برای مدارهای LSI، تکنولوژی مداری CMOS (MTCMOS) ولتاژ چند آستانه برای کاهش جریان نشت آماده به کار با اعمال دستگاه‌های آستانه بالا در سری‌هایی برای مداربندی نرمال پیشنهاد شده بود [8]. هرچند، MOSFET های اعمال شده بزرگ، مساحت و تاخیر را افزایش می‌دهند. برای مدار منطقی، یک ولتاژ آستانه را می‌توان برای برخی ترانزیستورها روی مسیرهای غیرحیاتی برای کاهش جریان نشت معین ساخت درحالیکه این عملکرد به واسطه ترانزیستورهای آستانه پایین در مسیرهای حیاتی حفظ شده است. بنابراین هیچ ترانزیستور اضافی ای مورد نیاز نمی‌باشد و هردوی عملکرد بالا و توان پایین می‌توانند به طور همزمان بدست بیایند. اخیرا، یک فرایند MOSFET ولتاژ آستانه دوگانه توسعه یافته بود [6] که اجرای مدارهای منطقی ولتاژ آستانه دوگانه را آسان تر می‌سازد. هرچند، به واسطه پیچیدگی مدار، همه ترانزیستورها در مسیرهای غیرحیاتی نمی‌توانند دارای یک ولتاژ آستانه بالا باشند. برای دستیابی به بهترین صرفه جویی توان نشت تحت قیدهای عملکردی، ما الگوریتم اکتشافی را برای انتخاب و تعیین یک ولتاژ آستانه بالای بهینه ارائه می‌دهیم. یک مدل نشت آماده به کار که توسط HSPICE تصدیق شده است برای تخمین توان نشت آماده به کار یک مدار استفاده می‌شود. اتلاف‌های توان مدارهای ولتاژ آستانه تک گانه و دوگانه در حالت فعال نیز با استفاده از شبیه سازی‌های HSPICE قابل مقایسه هستند.
Abstract
Reduction in leakage power has become an important concern in low voltage, low power and high performance applications. In this paper, we use dual threshold technique to reduce leakage power by assigning high threshold voltage to some transistors in non-critical paths, and using lowthreshold transistors in critical paths. In order to achieve the best leakage power saving under target performance constraints, an algorithm is presented for selecting and assigning an optimal high threshold voltage. A general standby leakage current model which has been verified by HSPICE is used to estimate standby leakage power. Results show that dual threshold technique is good for power reduction during both standby and active modes. The standby leakage power savings for some ISCAS benchmarks can be more than 50%.
1 Introduction
With the growing use of portable and wireless electronic systems, reduction in power consumption has become more and more important in today’s VLSI circuit and system deIn CMOS digital circuitr,, power dissipation consists of dynamic and static components. Since dynamic power is approximately proportional to the square of supply voltage V& and static power is proportional to Vdd, lowering supply voltage is the most effective way to reduce power consumption as long as dynamic power k dominant. With the lowering of supply voltage, transistor, threshold voltage should also be scaled in order to satisfy the performance requirements. Unfortunately, such scaling can lead to a dramatic increase in leakage current, which becomes an important concern in low voltage high performance circuit designs. Multiple thresholds can he used to deal with the leakage problem. This technique has commonly been used in DRAM chips by raising threshold voltages of the array devices with a fixed body bias [5]. For LSI circuits, MultithresholdVoltage CMOS (MTCMOS) (circuit technology was proposed to reduce the standby leakage current by inserting high threshold devices in series to normal circuitry [SI. However, the large inserted MOSFETs will increase the area and delay. For a logic circuit, a higher threshold voltage can be assigned to some transistors on non-critical paths so as to reduce leakage current, while the performance is maintained due to the low threshold transistors in the critical path(s). Therefore, no additional transistors are required, and both high performance and low power can be achieved simultaneously. Recently, a dual-Vth MOSFET process was developed [6], which makes the implementation of dual-Vth logic circuits more feasible. However, due to the complexity of a circuit, not all the transistors in non-critical paths can be assigned a high threshold voltage. In order to achieve the best leakage power saving under performance constraints, we present a heuristic algorithm for selecting and assigning an optimal high threshold voltage. A standby leakage model which has been verified by HSPICE is used to estimate the standby leakage power of a circuit. The power dissipations of single-Vth and dual-Vth circuits in active mode are also compared using HSPICE simulations.
چکیده
1. مقدمه
2. مدل تاخیری
2.1 تعاریف
2.2 مدل تاخیری Elmore
3-تخمین توان نشت آماده به کار
4-الگوریتم
5-اجرا و نتایج
6-نتیجه گیری
Abstract
1 Introduction
2 Delay Model
2.1 Definitions
2.2 Elmore delay model
3 Standby Leakage Power Estimation
4 Algorithm
5 Implementation and Results
6 Conclusions
- ترجمه فارسی مقاله با فرمت ورد (word) با قابلیت ویرایش، بدون آرم سایت ای ترجمه
- ترجمه فارسی مقاله با فرمت pdf، بدون آرم سایت ای ترجمه