معماری VLSI برای افزایش تحمل پذیری در برابر خطای NoC با توپولوژی شبکه چهار یدک
ترجمه شده

معماری VLSI برای افزایش تحمل پذیری در برابر خطای NoC با توپولوژی شبکه چهار یدک

عنوان فارسی مقاله: یک معماری VLSI برای افزایش تحمل پذیری در برابر خطای NoC با استفاده از توپولوژی شبکه چهار یدک و پیکربندی مجدد پویا
عنوان انگلیسی مقاله: A VLSI Architecture for Enhancing the Fault Tolerance of NoC using Quad-spare Mesh Topology and Dynamic Reconfiguration
مجله/کنفرانس: سمپوزیوم بین المللی درباره مدار و سیستم - International Symposium on Circuits and Systems
رشته های تحصیلی مرتبط: مهندسی فناوری اطلاعات، کامپیوتر و برق
گرایش های تحصیلی مرتبط: شبکه های کامپیوتری، معماری سیستم های کامپیوتری و مدارهای مجتمع الکترونیک
شناسه دیجیتال (DOI): https://doi.org/10.1109/ISCAS.2013.6572213
دانشگاه: موسسه میکروالکترونیک و آزمایشگاه ملی علوم و فناوری اطلاعات، دانشگاه Tsinghua، چین
ناشر: آی تریپل ای - IEEE
نوع ارائه مقاله: ژورنال
نوع مقاله: ISI
سال انتشار مقاله: 2013
صفحات مقاله انگلیسی: 4
صفحات ترجمه فارسی: 10
فرمت مقاله انگلیسی: pdf
فرمت ترجمه فارسی: pdf و ورد تایپ شده با قابلیت ویرایش
مشخصات ترجمه: تایپ شده با فونت B Nazanin 14
ترجمه شده از: انگلیسی به فارسی
وضعیت ترجمه: ترجمه شده و آماده دانلود
آیا این مقاله بیس است: خیر
آیا این مقاله مدل مفهومی دارد: ندارد
آیا این مقاله پرسشنامه دارد: ندارد
آیا این مقاله متغیر دارد: ندارد
آیا منابع داخل متن درج یا ترجمه شده است: بله
آیا توضیحات زیر تصاویر و جداول ترجمه شده است: بله
آیا متون داخل تصاویر و جداول ترجمه شده است: بله
کد محصول: 9096
رفرنس: دارای رفرنس در داخل متن و انتهای مقاله
رفرنس در ترجمه: در داخل متن مقاله درج شده است
ترجمه فارسی فهرست مطالب

چکیده


1- مقدمه


II. طرح شبکه چهار یدکی (QUAD-SPARE MESH)


A. توپولوژی شبکه چهار یدکی


B. پیکربندی مجدد توپولوژی


C. الگوریتم مسیریابی


III. نتایج ارزیابی و تجربی


A. تحلیل اعتبار


B. تحلیل های اعتبار تنزل زمان


C. زمان متوسط برای تحلیل شکست


D. خروجی


IV. نتیجه گیری

فهرست انگلیسی مطالب

Abstract


I. INTRODUCTION


II. DESIGN OF THE QUAD-SPARE MESH


A. Quad-spare Mesh Topology


B. Topology Reconfiguration


C. Routing Algorithm


III. EVALUATION AND EXPERIMENTAL RESULTS


A. Reliability Analysis


B. Time Degradation Reliability Analysis


C. Mean Time to Failure Analysis


D. Throughput


IV. CONCLUSIONS

نمونه ترجمه فارسی مقاله

چکیده 


تکنیک های تحمل پذیری در برابر خطای  (تحمل خطا) موثر برای شبکه روی تراشه  (NoC) به منظور دستیابی به ارتباطات قابل اعتماد بسیار حیاتی هستند. در این مقاله، یک معماری جدید VLSI که روترهای برکنار شده را به کار می‌گیرد، برای افزایش تحمل خطای یک NoC پیشنهاد شده است.  شبکه NoC به دو بلوک 2×2از روترها با یک روتر یدک که در مرکز قرار گرفته، تقسیم می شود. معماری تحمل خطای پیشنهادی، به عنوان یک شبکه چهار –یدکی اشاره شده، می تواند با تغییر سیگنال های کنترل بدون تغییر دادن توپولوژی اساسی ، به طور پویا مجدد پیکربندی شود. این پیکربندی مجدد پویا و الگوریتم مسیریابی متناظرش با جرئیات نشان داده شده‌اند. نتایج تجربی نشان می‌دهند که طرح پیشنهادی، بهبودهای قابل توجهی روی قابلیت اطمینان  در مقایسه با آنهایی که در این ادبیات گزارش شده اند، بدست آورده است.


1- مقدمه


با افزایش تعداد عناصر پردازشی(PEs) که روی یک تراشه یکپارچه شدند، انواع طرح های متصل داخلی که پیشنهاد شده بودند، عبارتند از: میله‌های عرضی ، حلقه‌ها، گذرگاه‌ها  و شبکه روی تراشه (NoC)(1). بسته مبتنی بر NoC بعنوان یک جواب امیدوارکننده برای چالش‌های متصل داخلی طرح‌های SoC آینده در نظر گرفته شده است (2). این مقیاس‌پذیر است و بطور گسترده‌ای برای جداکردن ارتباط از محاسبات استفاده می‌شود، در نتیجه عملکرد را بهبود می‌بخشد. اعتبار یک NoC برای تضمین اعتبار ارتباطات، بسیار بحرانی است. راه حل‌های زیادی برای بهبود اعتبار یک سیستم پیشنهاد شده است؛ اینها شامل الگوریتم های مسیریابی تحمل پذیری در برابر خطا می‌باشند (3،4) و توپولوژی‌های مختلفی برای اجرای زیرساخت‌های ارتباطی (5،6). با این حال، این روش‌ها، نمیتوانند در زمانی که روترهای معیوب در شبکه وجود دارند از PeS خوب استفاده کنند.

نمونه متن انگلیسی مقاله

Abstract


Effective fault tolerant techniques are crucial for a Network-on-Chip (NoC) to achieve reliable communication. In this paper, a novel VLSI architecture employing redundant routers is proposed to enhance the fault tolerance of an NoC. The NoC mesh is divided into blocks of 2×2 routers with a spare router placed in the center. The proposed fault-tolerant architecture, referred to as a quad-spare mesh, can be dynamically reconfigured by changing control signals without altering the underlying topology. This dynamic reconfiguration and its corresponding routing algorithm are demonstrated in detail. Experimental results show that the proposed design achieves significant improvements on reliability compared with those reported in the literature.


I. INTRODUCTION


As an increasing number of processing elements (PEs) has been integrated on a single chip, a variety of interconnection schemes have been proposed, including crossbars, rings, buses, and Network-on-Chip (NoC) [1 ]. The packet-based NoC is considered a promising solution to the interconnection challenges of future SoC designs [2]. It is scalable and has been widely utilized to decouple communication from computation, thus improving performance. The reliability of an NoC is critical to guarantee the reliability of communication. Many solutions have been proposed to improve the reliability of a system; these include fault tolerant routing algorithms [3,4] and various topologies for implementing the communication infrastructure [ 5 , 6 ]. These methods, however, cannot make use of the good PEs when there are faulty routers in the network.

محتوای این محصول:
- اصل مقاله انگلیسی با فرمت pdf
- ترجمه فارسی مقاله با فرمت ورد (word) با قابلیت ویرایش، بدون آرم سایت ای ترجمه
- ترجمه فارسی مقاله با فرمت pdf، بدون آرم سایت ای ترجمه
قیمت محصول: ۱۵,۰۰۰ تومان
خرید محصول
  • اشتراک گذاری در

دیدگاه خود را بنویسید:

تاکنون دیدگاهی برای این نوشته ارسال نشده است

معماری VLSI برای افزایش تحمل پذیری در برابر خطای NoC با توپولوژی شبکه چهار یدک
مشاهده خریدهای قبلی
نوشته های مرتبط
مقالات جدید
لوگوی رسانه های برخط

logo-samandehi

پیوندها