الگوریتم های مسیریابی مقاوم در برابر تغییرپذیری برای شبکه بر روی تراشه
چکیده
این مقاله، الگوریتم های مسیریابی مقاوم در برابر-تغییرپذیری را برای شبکه های- بر روی-تراشه مبتنی بر مش (NOC) پیشنهاد می کند. الگوریتم های مختلف مسیریابی NoC، از منظر تغییرپذیری، برای مسیریابی نقل مکان ها از طریق لینک هایی آن با احتمال خرابی کمتر اصلاح می شوند. الگوریتم های در نظر گرفته شده در این مطالعه، الگوریتم های مسیریابی XY, West-First, Negative-First و Odd–Even هستند. به منظور ارزیابی الگوریتم های مسیریابی مقاوم در برابر-تغییرپذیری، یک شبیه ساز چرخه-دقیق، NoCTweak، برای اندازه گیری نحوه تحمل sNoC حاصل در برابر تغییرات فرآیند استفاده می شود. نتایج، بهره وری الگوریتم های مسیریابی ما را برای غلبه بر مشکلات تغییرپذیری فرآیند در فن آوری های ساخت مدرن منعکس می کنند. به عنوان مثال، الگوریتم مسیریابی مقاوم در برابر-تغییرپذیری West-First به حدود 56٪ کاهش در میزان خرابی کلی NoC دست می یابد.
1 . مقدمه
شبکه ها-بر روی-تراشه (NOC)، به دلیل خواص الکتریکی بهینه سازی شده آنها مانند عملکرد بهتر از لحاظ قدرت، تاخیر، پهنای باند، و مقیاس پذیری، در مقایسه با باس ها و اتصالات سراسری، به عنوان جایگزین های خوبی برای اتصالات سراسری ظهور یافته اند. در طرح های کارآمد NoC، به مسائل مربوط به عملکرد، مصرف منطقه سیلیکون، بازده قدرت / انرژی، قابلیت اطمینان، و تغییرپذیری رسیدگی شده است. این مسائل، جنبه های طراحی اساسی برای یک طراحی کارآمد NoC هستند[1]. ناتوانی در کنترل دقیق فرایند تولید ممکن است به رفتار غیر قابل پیش بینی دستگاه و سیم منجر شود و به نوبه خود باعث تغییرات در عملکرد و توان و همچنین یک رفتار مستعد- به خطا شود. این مقوله به طور خاص برای فن آوری های ساخت مدرن با اندازه های کوچکتر از 65 نانومتر مهم است. دلایل اثرات تغییرپذیری بالاتر در اندازه کوچکتر را می توان به شرح زیر خلاصه نمود:
1 . تغییرات حاصل از-فرایند با طول و یا عرض کامل دستگاه قابل مقایسه می شود.
2 . اندازه یک ویژگی به ابعاد پایه میل می کند: مانند اندازه اتم ها و طول موج نور، که برای ماسک های لیتوگرافی الگودهی استفاده می شوند.
تغییرات فرآیند عمدتا از فرایندهای ساخت و تولید جلودار و پیشدار حاصل می شود. فرآیندهای ساخت جلودار، فرآیند های ساخت دستگاه هستند، در حالی که فرآیندهای پیش دار، فرآیندهای مرتبط با ساخت اتصالات داخلی می باشند. هر دو فرآیندهای جلودار و پیشدار می توانند اثرات تغییرپذیری تصادفی یا سیستماتیک را به همراه داشته باشد. اثرات تغییرسیستماتیک دارای همبستگی فضایی هستند و معمولا از لیتوگرافی، پرداخت شیمیایی مکانیکی (CMP) و یا مراحل ساخت قلم زنی شیمیایی بوجود می آیند. این اثرات باعث تغییرات سیستماتیک در طول گیت، ولتاژ آستانه یا زبری عرض خط (LWR) می شوند. اثرات تغییرپذیری تصادفی هیچ همبستگی مکانی ندارند و همانند نوسانات ناخالص ساز های تصادفی (RDF)، نوسانات ضخامت اکسیدها (OTF)، و یا زبری لبه خط (LER) [2] دارای ماهیت تصادفی هستند. همانطور که مقیاس های پایین فناوری نشان داده است، لینک های معمول NoC، حاوی تغییرات جریان و تاخیر ناشی از تغییرات فرآیند ساخت CMOS است که موجب خطا در گیرنده لینک می شود و ما آن را یک خرابی لینک در نظر می گیریم [3-5].
abstract
This paper proposes variability-tolerant routing algorithms for mesh-based Networks-on-Chip (NoC). Different NoC routing algorithms are modified, from variability perspective, to route flits through links with lower failure probability. The algorithms considered in this study are XY, West-First, Negative-First, and Odd–Even routing algorithms. To evaluate our variability-tolerant routing algorithms, a cycle-accurate simulator, NoCTweak, is used to measure how tolerant the resultant NoCs are against process variations. Results reflect the efficiency of our routing algorithms to overcome the process variation problems in modern fabrication technologies. For example, variability-tolerant West-First routing algorithm achieves up to 56% reduction in NoC overall failure rate.
1. Introduction
Networks-on-Chip (NoC) have appeared as good alternatives to global interconnects because of their optimized electrical properties, such as better performance in terms of power, delay, bandwidth, and scalability, compared to buses and global interconnects. Efficient NoC designs address the issues of performance, silicon area consumption, power/energy efficiency, reliability, and variability. These issues are the fundamental design drivers for an efficient NoC design [1]. The inability to precisely control the manufacturing process might result in unpredictable behavior of both device and wire, which in turn causes performance and power variations as well as an error-prone behavior. This becomes particularly important for modern fabrication technologies with feature sizes smaller than 65 nm. The reasons for higher variation effects at smaller feature sizes can be summarized as follows:
1. The process-resulting variations become comparable to the full length or width of the device.
2. The feature size approaches the fundamental dimensions, such as the size of atoms and the wave-length of the light, which are used for patterning lithography masks.
Process variations mainly result from front-end and back-end fabrication processes. The front-end fabrication processes are those involved in the fabrication of devices, whereas back-end processes are those involved in the fabrication of interconnects. Both the front-end and the back-end fabrication processes can have either random or systematic variability effects. Systematic variation effects have spatial correlation and usually arise from lithography, Chemical Mechanical Polishing (CMP), or etching fabrication steps. These effects cause systematic variations in gate length, threshold voltage, or Line Width Roughness (LWR). Random variability effects do not have any spatial correlation and are random in nature, like Random Dopant Fluctuation (RDF), Oxide Thickness Fluctuation (OTF), or Line Edge Roughness (LER) [2]. As technology scales down, identical NoC links encompass current and delay variations due to CMOS fabrication process variations causing, error at the link receiver, which we consider a link failure [3–5].
چکیده
1 . مقدمه
2. کارهای مرتبط
3. مدل سطح سیستم برای خرابی NoC
3.1. احتمال خرابی لینک NoC
3.2. مطالعه موردی NoC
4. مسیریابی مقاوم در برابر-تغییرپذیری
4.1. مسیریابی XY مقاوم در برابر-تغییرپذیری
4.2. مسیریابی West-First مقاوم در برابر-تغییرپذیری
4.3. مسیریابی Negative-first مقاوم در برابر-تغییرپذیری
4.4. مسیریابی Odd-Even مقاوم در برابر-تغییرپذیری
5. نتایج شبیه سازی
5.1. NoCTweak
5.2. شبیه سازی نرخ های خرابی NoC
5.3. مقایسه پروتکل مسیریابی
5.4. تجزیه و تحلیل سرعت تزریق
5.5. تجزیه و تحلیل اندازه بافر
5.6. مقیاس بندی اندازه مش
5.7. تجزیه و تحلیل گره فناوری
6. نتیجه گیری و کار آینده
Abstract
1. Introduction
2. Related work
3. System level model of NoC failure
3.1. NoC link failure probability
3.2. NoC case study
4. Variability-tolerant routing
4.1. Variability-tolerant XY routing
4.2. Variability-tolerant West-First routing
4.3. Variability-tolerant Negative-First routing
4.4. Variability-tolerant Odd–Even routing
5. Simulation results
5.1. NoCTweak
5.2. Simulating NoC failure rate
5.3. Routing protocol comparison
5.4. Injection rate analysis
5.5. Buffer size analysis
5.6. Mesh size scaling
5.7. Technology node analysis
6. Conclusion and future work
- ترجمه فارسی مقاله با فرمت ورد (word) با قابلیت ویرایش، بدون آرم سایت ای ترجمه
- ترجمه فارسی مقاله با فرمت pdf، بدون آرم سایت ای ترجمه