طراحی کارآمد مساحت مسیریاب شبکه بر روی تراشه
چکیده
شبکه بر روی تراشه (NOC) ، پلت فرم اتصال داخلی است که به الزامات طراحی روی تراشه مدرن پاسخ می دهد. بهینه سازی های کوچک در معماری مسیریاب NoC می تواند بهبود قابل توجهی را در عملکرد کلی سیستم های مبتنی بر NoC نشان دهد. مصرف توان، سربار مساحت و عملکرد کلی NoC توسط بافر مسیریاب تحت تاثیر قرار می گیرد. به اشتراک گذاری منابع برای شبکه بر روی تراشه برای کاهش مساحت تراشه و مصرف انرژی مهم است. به اشتراک گذاری مجازی بافر کانال توسط دیگر پورت های مسیریاب به منظور ارتقای عملکرد در تراشه های ارتباطی مطرح شده است. ما رویکرد بهینه سازی معماری مسیریاب را با استفاده از بافرهای غیر فعال برای افزایش تعداد و اندازه بافر برای توان عملیاتی مورد نظر را در نظر می گیریم.
1 مقدمه
الزامات روزافزون در سیستم های الکترونیکی، یکی از عوامل کلیدی برای تکامل تکنولوژی مدار مجتمع می باشد. چند پردازشی، راه حلی برای برآورده سازی الزامات برنامه های کاربردی آینده است . چند پردازشی برای واحدهای عملیاتی ناهمگن نیاز به ارتباطات کارآمد روی تراشه دارد ] 11 [. شبکه بر روی تراشه (NOC) یک هدف کلی برای مفهوم ارتباطات بر روی تراشه است که توان عملیاتی بالا را ارائه می دهد که نیاز اساسی برای مقابله با پیچیدگی سیستم های مدرن است. تمامی لینک ها در NoC می توانند به طور همزمان برای انتقال داده ها استفاده شوند که سطح بالایی از موازی سازی را فراهم می کند و جایگزینی معماری ارتباطی مانند باس های به اشتراک گذاشته و یا سیم اختصاص داده شده نقطه به نقطه را به موردی جذاب تبدیل نموده است. به غیر از توان عملیاتی، پلت فرم NoC مقیاس پذیر است و پتانسیل حفظ سرعت پیشرفت های فن آوری را دارد ] 2 . [اما همه این پیشرفت ها روی مساحت و توان تاثیر می گذارد. در سیستم چندپردازنده RAW ، شبکه اتصال 36 ٪ از توان تراشه ها را مصرف می کند [ 20 ] .
Abstract
Network-on-Chip (NoC) is the interconnection platform that answers the requirements of the modern on-Chip design. Small optimizations in NoC router architecture can show a significant improvement in the overall performance of NoC based systems. Power consumption, area overhead and the entire NoC performance is influenced by the router buffers. Resource sharing for on-chip network is critical to reduce the chip area and power consumption. Virtual channel buffer sharing by other router ports has been proposed to enhance the performance of on-chip communication. We approach the router architecture optimization by utilizing the idle buffers instead of increasing the number and size of buffers for desired throughput.
1 Introduction
Ever-increasing requirements on electronic systems are one of the key factors for evolution of the integrated circuit technology. Multiprocessing is the solution to meet the requirements of upcoming applications. Multiprocessing over heterogeneous functional units require efficient onchip communication [11]. Network-on-Chip (NoC) is a general purpose on-chip communication concept that offers high throughput, which is the basic requirement to deal with complexity of modern systems. All links in NoC can be simultaneously used for data transmission, which provides a high level of parallelism and makes it attractive to replace the typical communication architectures like shared buses or point-to-point dedicated wires. Apart from throughput, NoC platform is scalable and has the potential to to keep up with the pace of technology advances [2]. But all these enhancements come at the expense of area and power. In the RAW multiprocessor system, interconnection network consumes 36% of the total chip power [20].
چکیده
1 مقدمه
کار مرتبط
2 انگیزه
3 معماری پیشنهادی مسیریاب
3.1 نوع بسته
3.2 کنترل کننده ورودی و تخصیص بافر
3.3 کنترل کننده خروجی و الگوریتم مسیریابی
3.4 مقایسه با معماری های موجود
3.5 پیاده سازی
4 نتایج تجربی
5 بررسی
6 نتیجه گیری ها
کار آینده
Abstract
1 Introduction
2 Motivation
3 The Proposed Router Architecture
3.1 Packet Format
3.2 The Input Controller and Buffer Allocation
3.3 The Output Controller and Routing Algorithm
3.4 Comparison with Existing Architectures
3.5 Implementation
4 Experimental results
5 Discussion
6 Conclusions
- ترجمه فارسی مقاله با فرمت ورد (word) با قابلیت ویرایش، بدون آرم سایت ای ترجمه
- ترجمه فارسی مقاله با فرمت pdf، بدون آرم سایت ای ترجمه