یک مبدل آنالوگ به دیجیتال سابرنجینگ درون یابی شده 6 بیتی
چکیده
یک مبدل آنالوگ به دیجیتال (ADC) سابرنجینگ 6 بیتی، GS/s 1 پیاده شده در CMOS 65 نانومتری توسعه داده شد. از مبدل دیجیتال به آنالوگ با خازن (CDAC) مشابه برای نمونه برداری از سیگنال های آنالوگ و در نتیجه از بین بردن خطاهای بین تصمیمات درشت و ظریف که هنگام کاربرد دو نمونه‌بردار مختلف برای گرفتن سیگنال رخ می دهد، استفاده گردید. هر دو تصمیم گیری از مقایسه‌گرهای یکسانی استفاده نموده، و از یک مدار کالیبراسیون دیجیتالی برای جبران خطاهای موجود در سطوح آستانه مختلف برای دو تصمیم گیری استفاده شد. این کالیبراسیون منجر به از بین بردن مقایسه‌گرهای اضافی و در نتیجه کاهش سطح می گردد. ژنراتورهای ولتاژ مرجع که با استفاده از نردبان های مقاومت در ADC سابرنجینگ معمولی پیاده می شوند، به لطف استفاده از CDAC همراه با درونیابی در مقایسه‌گرها حذف می گردند. این امر منجر به حل و فصل دو مشکل مربوط به نردبان مقاومت یعنی: موازنه بین زمان نشست و مصرف جریان استاتیک و سیگنال وابسته به مقاومت سوئیچ های متصل به گره های پتانسیل میانی می گردد. یک تراشه آزمون ساخته شده با فناوری CMOS 65 نانومتری در GS/s 1 و با SNDR (نسبت سیگنال به نویز) معادل 32.8 دسی بل کار می کند. سطح فعال آن 0.044 میلی متر مربع بوده و مصرف برق آن 9.9 میلی وات و با ولتاژ تغذیه 1.1 ولت می باشد.
1. مقدمه
از مبدل های آنالوگ به دیجیتال (ADC) با سرعت بالا و وضوح یا تفکیک پذیری حدوداً 6 بیتی برای اسیلوسکوپ ها و کانال خوانش دستگاه های ذخیره سازی داده ها (مانند: HDD و درایوهای DVD) از دهه 1990 استفاده می گردد [1]، [2]. در حال حاضر از این ADC ها در اترنت، لینک های خط سیمی الکتریکی، و سیستم های ارتباطی نوری استفاده می شود [3]. به طور سنتی از ADC فلش به دلیل سرعت عملیاتی بالا در این برنامه ها استفاده می گردد. با این حال، ADC فلش یک نقطه ضعف دارد: سطح و مصرف توان آن ها به صورت نمایی همراه با وضوح افزایش می یابد [4]. افزون بر این، به دلیل افزایش تعداد مقایسه‌گرها، ظرفیت خازنی ورودی ADC بزرگ تر شده، و اغلب این امر عملکرد را محدود می سازد [5].
Abstract
A 6-bit, 1-GS/s subranging analog-to-digital converter (ADC) implemented in 65-nm CMOS is developed. The same capacitor DACs (CDACs) are used to sample the analog signals, thereby eliminating the errors between the coarse and fine decisions that occur when two different samplers are used to capture the signal. Both decisions use the same comparators, and a digitally assisted calibration circuit compensates for the errors in the different threshold levels used for the two decisions. This calibration eliminates redundant comparators, and thus, reduces the area. Reference voltages generators, which are implemented using resistor ladders in conventional subranging ADCs, are eliminated thanks to the use of the CDACs together with interpolation in the comparators. This solves two problems related to the resistor ladder, namely, the trade-off between the settling time and the static-current consumption and signal dependent on-resistance of switches connected to intermediate potential nodes. A test chip fabricated in 65-nm CMOS technology operates at 1 GS/s with SNDR of 32.8 dB. Its active area is 0.044 mm 2 , and its power consumption is 9.9 mW at a 1.1-V supply voltage.
I. INTRODUCTION
HIGH-SPEED analog-to-digital converters (ADCs) with around 6-bit resolution have been used for oscilloscopes and the read channels of data-storage devices (such as HDDs and DVD drives) since the 1990s [1], [2]. Currently, such ADCs are used in Ethernet, electrical wire-line links, and optical communication systems [3]. Flash ADCs are traditionally used for these applications because of their high operation speed. However, flash ADCs have a drawback: their area and power consumption increase exponentially with the resolution [4]. In addition, because the number of the comparators increases, the input capacitance of the ADC becomes larger, and this often restricts performance [5].
چکیده
1. مقدمه
II. ADC سابرنجینگ
A. مسائل مربوط به ADC سابرنجینگ معمولی
B. ADC سابرنجینگ معمولی با CDAC
C. معماری سابرنجینگ پیشنهادی
III. پیاده سازی مدار
A. CDAC
B. درونیابی خازن
C. تنظیم سطح آستانه مقایسه‌گر
D. کالیبراسیون پیش زمینه
IV. نتایج اندازه گیری
V. نتیجه گیری
منابع
Abstract
I. INTRODUCTION
II. SUBRANGING ADCS
A. Issues With Conventional Subranging ADCs
B. Conventional Subranging ADC With CDACs
C. Proposed Subranging Architecture
III. CIRCUIT IMPLEMENTATION
A. CDAC
B. Interpolating Comparator
C. Comparator-Threshold-Level Adjustment
D. Foreground Calibration
IV. MEASUREMENT RESULTS
V. CONCLUDING REMARKS
- ترجمه فارسی مقاله با فرمت ورد (word) با قابلیت ویرایش، بدون آرم سایت ای ترجمه
- ترجمه فارسی مقاله با فرمت pdf، بدون آرم سایت ای ترجمه