دانلود رایگان مقاله شبیه سازی ترانزیستور اثر میدانی کانال کوتاه دو-گیت بدون پیوند

چکیده

       ما ویژگی های  FETهای(JL)  کانال کوتاه گیت-دوبل (DG) بدون پیوند را توسط شبیه سازی ادوات مطالعه می نماییم. تنزل های مشخصه خروجی I-V مشخصه مانند یک طول کانال بسیار کاهش یافته موجب القای افزایش شیب زیرآستانه و تغییر ولتاژ آستانه به علت تغییرات دوپینگ بدنه می شود و طول کانال به طور نظام مند مورد تجزیه و تحلیل قرار خواهد گرفت. توزیعات غلظت الکترون, میدان و پتانسیل الکتریکی در منطقه کانال بدنه نیز تحلیل می شوند. مقایسه ها با FETهای حالت-وارونگی مرسوم (IM)، که می تواند مزایای استفاده از FET های JL را نشان دهد نیز انجام شده است.

1. مقدمه

       در حال حاضر، هنگامی که ابعاد MOSFET در ده ها نانومتر کوچکتر مقیاس بندی می شوند، اثر کانال کوتاه (SCE) به طور جدی بر رفتار ادوات تاثیر می گذارد. در مقیاس نانو، تاثیر SCE بر ویژگی های مرسوم ماسفت های مرسوم را نمی توان نادیده گرفت. به منظور کاهش این تاثیر، ساختارهای چند-گیت ای مانند گیت-دوبل (DG)، اطراف-گیت و Fin-FET ها ، که می توانند SCEها را حذف نمایند و ظرفیت کنترل جریان را بهبود بخشند، پیشنهاد شده است. [1-3] با این حال، تحقق مشخصات فرا-تند دوپینگ بین (برای مثال) یک منطقه نوع n سورس / درین (S / D) و یک منطقه بدنه نوع-p, هنوز هم یک چالش بزرگ برای تولید ماسفت چند گیت در مقیاس نانو است [4]. برای حل این مشکل، نوع جدیدی از ماسفت، به نام ترانزیستورهای اثر میدانی بدون پیوند (FETهای JL)، مطرح شده است. در مقایسه با ماسفت های معمولی حالت-وارونگی (IM) ، FETهای JL به هیچ اتصال p-n برای شکل تشکیل بین منطقه S / D و منطقه کانال بدنه که می تواند به عنوان ادوات JL MOSFET نوع-n-n-n (کانال n) یا نوع-p-p-p (کانال p) دیده شود, نیاز ندارند. دستیابی به یک عملکرد خوب در FETهای JL ساخته شده در یک ویفر SOI آسان تر است. به عنوان مثال نگاهی به JFET نوع-n-n-n می اندازیم؛ توسط لوله کشی الکترون ها را از منطقه بدنه توسط نیروی میدان الکتریکی گیت برای تهی ساختن کامل بدنه در بایاس گیت خاموش می شود. فیلم های سیلیکون نازک تر, آسانتر از کانال جلوگیری می کنند و سپس منطقه کانال به تخلیه کامل می رسد. از نقطه نظر توزیع پتانسیل الکتریکی، باند انرژی کانال به علت کاهش ولتاژ گیت خمیده می شود و یک مانع قوی بین سورس و درین تشکیل می شود که جریان الکترون ها از سورس به درین را دشوار می سازد. زمانی که بایاس گیت افزایش می یابد، تخلیه منطقه بدنه به تدریج از بین می رود. با افزایش غلظت الکترون، مقاومت نیز کاهش می یابد. هنگامی که غلظت الکترون به غلظت دوپینگ بدنه ND می رسد، منطقه کانال زیر گیت از نظر الکتریکی خنثی می شود. افزایش بیشتر ولتاژ گیت موجب افزایش تجمع الکترون در واسطه بین اکسید گیت و فیلم سیلیکون می شود. این باعث می شود که مقاومت دستگاه تا حد زیادی کاهش یابد و یک حالت رسانای خوب تحت یک ولتاژ خاص درین-به-سورس تشکیل شود. سپس دستگاه روشن می شود. بنابراین، متفاوت از ماسفت های IM سنتی نوع n-p-n یا نوع p-n-p، FET های بدون پیوند از حامل های اکثریت برای حمل و نقل بین سورس و درین استفاده می کنند. این بدان معناست که این یک MOSFET حالت انباشت است. از نقطه نظر ماکروسکوپی، گیت به عنوان یک سوئیچ کنترل خوب عمل می کند که دستگاه را در بایاس گیت پایین خاموش می کند و در بایاس گیت بالا روشن می کند, مبتنی بر این فرض که فیلم سیلیکون به اندازه کافی نازک است. این نوع دستگاه نه تنها اطمینان می دهد که دستگاه به خوبی می تواند مانند یک MOSFET معمولی کار کند، بلکه از نیاز به سوییچینگ گرادیان غلظت دوپینگ تیز از نوع n به نوع p جلوگیری می کند. این نوع از ماسفت ها تا حد زیادی الزامات فرآیند ساخت را کاهش می دهند. در حال حاضر، برخی از گروه های تحقیقاتی, برخی از مطالعات مرتبط با FETهای JL با یک ساختار گیت-دوبل را انجام داده اند، از جمله تحقیق در مورد مبانی نظری برای درک بهتر رفتار دستگاه. [5] تجزیه و تحلیل ویژگی های حالت روشن دستگاه در ولتاژهای درین مختلف و پتانسیل تحت شرایط عملیاتی مختلف [6t] و غیره. همه این تحلیل های فوق با این فرض انجام می شوند که طول کانال به اندازه کافی بلند است، بنابراین، SCEها نادیده گرفته می شوند. همچنین برخی از تحقیقات دیگر ابتدائاً عملکردهای ترانزیستور نانوسیم سیلیکونی بدون پیوند را از نظر SCEها مطالعه نمودند, مانند ویژگی های حالت-روشن، ویژگی های خروجی و دمای شیب زیرآستانه دمای-اتاق به عنوان تابعی از ولتاژ گیت [7]. با این حال، ارائه یک مطالعه مفصل تر در مورد ویژگی های عملیاتی آن در وضعیت SCEها لازم است.

       هدف اصلی از این کار, بررسی ویژگی های FET های DG JL کانال کوتاه توسط شبیه سازی ها با استفاده از Atlas SILVACO است [8] تاثیر روی ویژگی های تغییر ادوات در پارامترهای طراحی مانند دوپینگ بدنه، ضخامت بدنه سیلیکون، و طول کانال به طور نظام مند انجام شده است. همچنین، ما تفاوت بین FET های JL  با ماسفت های DG معمول را مقایسه می کنیم و یک تجزیه و تحلیل دقیق را بر اساس اصل FET های DG JL با نشان دادن توزیعات چگالی الکترون در حالت-روشن، میدان الکتریکی، و پتانسیل در منطقه کانال بدنه سیلیکون FET های DG JL ارائه می دهیم. در این مقاله، ضخامت بدنه سیلیکون tb در هر دستگاه بدون پیوند, بالا و یا برابر با 5 نانومتر است، به طوری که اثر کوانتومی را می توان نادیده گرفت. 9..

2. شبیه سازی ویژگی ها

2.1. مشخصات حالت روشن و مشخصات خروجی

       شکل 1 نمای شماتیک دو-بعدی از FET های DG JL را نشان می دهد. در اینجا، L طول کانال است. tb و TOX به ترتیب ضخامت بدنه سیلیکون و اکسید گیت می باشند. عرض کانال به صورت W.ND مشخص می شود و NA نشان دهنده غلظت ناخالصی یکنواخت FETهای نوع n و نوعp  است. منطقه S / D و منطقه بدنه یک FET JL دارای نوع دوپینگ و غلظت یکسان هستند. بالا و پایین دستگاه دارای یک الکترود گیت برای کنترل دستگاه است. به عنوان مثال, به FETهای نوع-n DG JL نگاه کنید. ما TOX 1.5 نانومتر را برای هر دستگاه تعریف می کنیم و FET های  DG JL را با استفاده از SILVACO ATLAS شبیه سازی می کنیم.

       پارامترهای طراحی FET های  DG JL به صورت   انتخاب می شوند. شکل 2 (a) نشان دهنده مشخصات حالت-روشن DG JL FET با ولتاژ درین به سورس   است. شکل 2 (b), نموار مشخصات خروجی همان DG JL FET برای یک ولتاژ گیت به سورس VGS بین 0.5 و 1.3 V در پله های 0.2 V را نشان می دهد. یک مقایسه مشخصات حالت-روشن بین DG JL FET و DG IM FET در شکل 2 (c) نشان داده شده است.. در اینجا، هر دو پارامترهای دستگاه,  ,   هستند. ولتاژ آستانه JL FET, VT, کوچکتر از ولتاژ آستانه IM FET با همان VDS است (VDS=1 v). ولتاژ آستانه ماسفت سنتی, برابر با ولتاژ آستانه FETهای DG JL تنظیم می شود. می توان از شکل دید که FET DJ JL دارای ویژگی بسیار مشابه با DG IM MOSFET است. شکل 2 (d), مقایسه توزیع غلظت الکترون بین دو دستگاه فوق با VGS  (VGS = 0.2 V) و VDS  (VDS = 0.05 V) در جهت عمود بر کانال در نقطه L / 2 را نشان می دهد. تاثیر ادوات VDS را هنگامی می توان نادیده گرفت که VDS = 0.05 V. تحت شرایط مشابه، غلظت الکترون FETهای JL بالاتر از ماسفت های معمولی است، که توضیح می دهد در این مورد، JL FET به یک VGS کوچکتر برای روشن شدن نیاز دارد و منجر به ولتاژ آستانه پایین تر می شود.

2.2 اثر طول کانال

2.2.1. تاثیر طول کانال در ولتاژ آستانه

       شکل 3 (a) مقایسه مشخصات حالت-روشن ادوات بدون پیوند و سنتی را نشان می دهد. انواع دوپینگ بدنه دو نوع دستگاه, نوع n و نوع p هستند و غلظت های دوپینگ, هر دو    هستند. ضخامت های دو ادوات, 10 نانومتر هستند و تغییرات طول کانال هر دو در 10 نانومتر، 20 نانومتر، 30 نانومتر، و 1 میکرومتر تنظیم می شوند. VDS در 1 ولت تنظیم می شود. همانطور که نشان داده است, ولتاژهای آستانه دو دستگاه با کاهش طول های کانال و تغییر VT در ماسفت های DG JL کوچکتر از ماسفت های DG IM است که بدان معنیست که طول کانال کوتاه تر دارای تاثیر کمتر بر ماسفت های DG JL نسبت به ماسفت های DG IM است. شکل 3 (b), مشخصات حالت-روشن ادوات با VDS = 0.05 V را نشان می دهد. بنابراین می توانیم تاثیر VDS در ادوات را نادیده بگیریم. هر دو ولتاژهای آستانه زمانی کاهش می یابند که طول کانال کوتاه تر می شود، اما همچنین مشاهده می شود که تاثیر ماسفت های DG JL در VT کوچکتر است. در مورد VDS = 1 V و VDS = 0.05 V، تفاوت بین VT با L = 1 متر و VT با L = 10 نانومتر، 20 نانومتر، 30 نانومتر را به ترتیب برای بدون MOSFET پیوند و سنتی DG، محاسبه می نماییم. منحنی طول کانال-   در شکل 3(c) نشان داده شده است. از نمودار، تاثیر تغییر طول کانال روی ولتاژهای آستانه در هر دو نوع از ادوات را به طور مستقیم می توان دید. هنگامی که طول کانال به 10 نانومتر کاهش می یابد، حتی در VDS پایین تر از 0.05 V، تغییر ولتاژ آستانه DG IM MOSFET حدود 0.6 V است، اما تغییر ولتاژ آستانه DG JL MOSFET در حدود 0.43  ولت است. نتیجه, برای ولتاژ درین به سورس بالاتر یکسان است.

2.2.2. اثر طول کانال بر شیب زیرآستانه

      شیب زیرآستانه (SS) بر مصرف برق فعلی و مبدل تاثیر می گذارد که به عنوان شیب ولتاژ گیت در مقابل لگاریتم جریان درین زیر آستانه (MV / dec) تعریف می شود.

        مقدار گرفته شده به عنوان SS, چشمگیرترین تغییر در منطقه زیرآستانه است. SS نیز یک کمیت فیزیکی مهم برای اندازه گیری سرعت تبدیل دستگاه از حالت خاموش به حالت باز است [4] و سرعت دستگاه برای باز کردن را نشان می دهد. هرقدر SS یک دستگاه کوچکتر باشد، دستگاه سریع تر باز می شود. ما SSهای DG JL FET و DG IM FET بالا را با همان پارامترها برای L = 10 نانومتر، 20 نانومتر و 30 نانومتر شبیه سازی می کنیم. شکل 3 (d) منحنی SS-L دو دستگاه را نشان می دهد. دیده می شود که SS با کاهش L افزایش می یابد. با این حال، تاثیر SS از L از DG JL FET کوچکتر از DG IM FET است.

Abstract

      We study the characteristics of short channel double-gate (DG) junctionless (JL) FETs by device simulation. Output I –V characteristic degradations such as an extremely reduced channel length induced subthreshold slope increase and the threshold voltage shift due to variations of body doping and channel length have been systematically analyzed. Distributions of electron concentration, electric field and potential in the body channel region are also analyzed. Comparisons with conventional inversion-mode (IM) FETs, which can demonstrate the advantages of JL FETs, have also been performed.

1. Introduction

       Currently, as MOSFET dimensions are scaled down to dozens of nanometers, the short channel effect (SCE) seriously affects the behavior of devices. In the nanoscale, the influence of SCE on the characteristics of conventional MOSFETs cannot be ignored. In order to reduce this influence, multi-gate structures such as double-gate (DG), surrounding-gate and FinFETs, which can suppress the SCEs and improve the capacity of control of the current, have been proposedŒ13. However, to realize an ultrasharp doping profile between (for example) an n-type source/drain (S/D) region and a p-type body region still poses a great challenge for production of multi-gate MOSFETs at the nanoscaleŒ4. To solve this problem, a novel type of MOSFETs, named junctionless field-effect transistors (JL FETs), has been proposed. Compared to conventional inversion-mode (IM) MOSFETs, JL FETs need no p–n junction to form between the S/D region and the body channel region, which can be seen as n–n–n-type (n-channel) or p–p–p-type (p-channel) JL MOSFET devices. It is easier to achieve a good performance of JL FETs fabricated on an SOI wafer. Take an n–n–n-type JL FET as an example; it is turned off by piping out the electrons from the body region by the gate electric field force to make the body fully depleted at lower gate bias. Thinner silicon films block the channel more easily, and then the channel region achieves complete depletion. From the standpoint of the electric potential distribution, the channel energy band bends due to the reduction of the gate voltage and a strong barrier is formed between the source and drain which makes it difficult for electrons to flow from the source to drain. As the gate bias is increased, the depletion of the body region is eliminated gradually. With the increase of the electron concentration, the resistance also decreases. When the electron concentration reaches body doping concentration ND, the channel region under the gate becomes electrically neutral. Further increasing gate volt age increases the accumulation of the electrons at the interface between the gate oxide and the silicon film. This makes the device resistance greatly reduced and form a good conductive state under a certain drain-to-source voltage. Then the device is turned on. Therefore, different from traditional n–p–n-type or p–n–p-type IM MOSFETs, junctionless FETs use majority carriers for transport between source and drain. That means it is an accumulation mode MOSFET. From the macroscopic point of view, the gate acts as a good control switch, which turns off the device at low gate bias and turns on at high gate bias on the premise that the silicon film is thin enough. This kind of device will not only assure that the device can work well like a conventional MOSFET, but also avoid the need for sharp doping concentration gradient switching from n-type to p-type. Such kind of MOSFETs greatly reduces the requirements of the fabrication process. At present, some research groups have performed some related studies of JL FETs with a double-gate structure, including investigating the theoretical foundations to better understand the behavior of the deviceŒ5, analysis of the turned-on characteristics of the device at different drain voltages and the potential under various operating conditionsŒ6, etc. All these above analyses are performed under the assumption that the channel length is long enough, therefore, SCEs are ignored. Also some other investigations preliminarily studied the performances of silicon junctionless nanowire transistors in terms of SCEs such as turn-on characteristics, output characteristics and room-temperature subthreshold slope as a function of gate voltageŒ7. However, it is necessary to provide a more detailed study on its operating characteristics in the situation of SCEs. The main purpose of this work is to investigate the characteristics of short channel DG JL FETs by simulations using SILVACO AtlasŒ8.

      The influence on the devices’ characteristics of changes in design parameters such as body doping, thickness of silicon body, and channel length has been performed systematically. Also, we compare the difference between DG JL FETs with conventional DG MOSFETs, and give a detailed analysis on the principle of DG JL FETs by illustrating the onstate distributions of the electron density, the electric field, and the potential in the silicon body channel region of DG JL FETs. In this paper, the silicon body thickness tb of each junctionless device is above or equal to 5 nm, so that the quantum effect can be neglectedŒ9.

2. Properties simulation

2.1. Turn-on characteristics and output characteristics

        Figure 1 represents the 2-D schematic view of the DG JL FETs. Here, L is the channel length; tb and tox are the thicknesses of silicon body and gate oxide, respectively. The channel width is marked as W . ND and NA represent the uniform impurity concentration for n-type and p-type FETs. The S/D region and body region of a JL FET have the same doping type and concentration. Both the top and the bottom of the device have a gate electrode to control the device. Take n-type DG JL FETs as an example. We define tox 1.5 nm of every device and simulate the DG JL FETs by using SILVACO Atlas.

         The design parameters of the DG JL FETs are selected as L D 30 nm, W D 10 nm, tb D 10 nm, ND D 1  1018 cm3 . Figure 2(a) shows the turn-on characteristics of the DG JL FET with drain-to-source voltage VDS D 1 V. Figure 2(b) plots the output characteristics of the same DG JL FET for a gate-tosource voltage VGS ranging between 0.5 and 1.3 V in steps of 0.2 V. A comparison of the turn-on characteristics between a DG JL FET and DG IM FETs is shown in Fig. 2(c). Here, both devices’ parameters are L D 50 nm, W D 10 nm, tb D 10 nm, ND D NA D 5  1018 cm3 . The JL FET’s threshold voltage VT is smaller than the IM FET’s with the same VDS (VDS D 1 V). The traditional MOSFETs’ threshold voltage is regulated, making it equal to the threshold voltage of DG JL FETs. It can be seen from the figure that the DG JL FET has a very similar property as the DG IM MOSFET. Figure 2(d) shows the comparison of the distribution of electron concentration between the two devices above with the same VGS (VGS D 0.2 V) and VDS (VDS D 0.05 V) in the perpendicular direction of the channel at the point of L/2. The influence on devices of VDS can be ignored when VDS D 0.05 V. Under the same conditions, the . electron concentration of JL FETs is higher than conventional MOSFETs, which explains that in this case, the JL FET needs a smaller VGS to be turned on, and leads to a lower threshold voltage.

2.2. Influence of channel length

2.2.1. Impact of channel length on threshold voltage

Figure 3(a) shows the comparison of the turn-on characteristics of junctionless and traditional devices. The body doping types of the two kinds of devices are n-type and p-type, and the doping concentrations are both 2 1018 cm3 . The thicknesses of the two devices are 10 nm, and the changes of the channel length are both set to 10 nm, 20 nm, 30 nm, and 1 m. VDS is set to 1 V. As shown, the threshold voltages of the two devices decrease with the diminution of the channel lengths and the change of VT of the DG JL MOSFETs is smaller than for DG IM MOSFETs, which means a shorter channel length has less impact on DG JL MOSFETs than on DG IM MOSFETs. Figure 3(b) shows the turn-on characteristics of devices with VDS D 0.05 V. Then we can ignore the impact of the VDS on devices. Both of the two threshold voltages reduce when the channel length gets shorter, but it also can be observed that the influence of the DG JL MOSFETs on VT is smaller. In the case of VDS D 1 V and VDS D 0.05 V, we calculate the difference between the VT with L D 1 m and the VT with L D 10 nm,20 nm, 30 nm of junctionless and traditional DG MOSFETs, respectively. The curve of the VT-channel length is shown in Fig. 3(c). From the graph, the influence of channel length change on the threshold voltages of both kinds of devices can be seen more intuitively. When the channel length is reduced to 10 nm, even at lower VDS of 0.05 V, the DG IM MOSFET’s threshold voltage change is approximately 0.6 V, but the DG JL MOSFET’s threshold voltage change is about 0.43 V. The result is the same for higher drain-to-source voltage.

2.2.2. Influence of channel length

        on the subthreshold slope The subthreshold slope (SS) affects the quiescent current and converting power consumption, which is defined as the slope of the gate voltage versus the log of the drain current below the threshold (mV/dec)

         The value taken as the SS is the most dramatic change in the subthreshold region. SS is also an important physical quantity to measure the conversion speed of the device from the off increases instead. state to the open stateŒ4, and illustrates the speed of the device to open. The smaller SS a device has, the faster the device opens. We simulate the SSs of the DG JL FET and the DG IM FET above with the same parameters for L D 10 nm, 20 nm and 30 nm. Figure 3(d) shows the curve of SS–L of the two devices. It can be seen that the SS increases with the decrease of L. However, the influence on the SS of L of the DG JL FET is smaller than the DG IM FET.

چکیده

1. مقدمه

2. شبیه سازی ویژگی ها

2.1. مشخصات حالت روشن و مشخصات خروجی

2.2. اثر طول کانال

2.3. تاثیر غلظت دوپینگ

2.4. تاثیر ضخامت بدنه

2.5. توزیعات غلظت الکترون و پتانسیل الکترواستاتیک در جهت کانال با tb های مختلف

2.6. توزیع غلظت الکترون میدان الکتریکی و پتانسیل الکتریکی در جهت عمود بر کانال

2.7. تاثیر ولتاژ درین

3. نتیجه گیری

Abstract

1. Introduction

2. Properties simulation

2.1. Turn-on characteristics and output characteristics

2.2. Influence of channel length

2.2.1. Impact of channel length on threshold voltage

2.2.2. Influence of channel length on the subthreshold slop han the DG IM FET.

2.3. Influence of the den.

2.4. Influence of body thick imilar.

2.5. Distributions of electron concentration and electrostatic potential in the channel direction with diff).

2.6. Distribution of electron concentration, electric field and the electric potential in the perpendicular channel direction Take a 

2.7. Influence of drain voltage

3. Conclusion

Reference